1. 从事数字芯片Front-end flow方面相关工作（逻辑综合和时序分析，以及优化/收敛、约束编写、PPA分析）；
2. 主要工作内容为：synthesis、DFT、formal verification、STA、power analysis、Tetramax等；
3. 工艺、lib、memory评估；
4. 协助进行系统时钟、复位设计；
5. 协助进行低功耗相关方案设计；
6. 根据spec编写UPF/SDC等约束文件；
7. 实现芯片顶层及子模块的相关DFT RTL代码编写，扫描链，MBIST电路，边界扫描电路插入，以及测试pattern的生成及仿真等；
8. 协助物理实现工程师解决物理功能模块平面布置图设计、时序分析，优化/收敛方面的问题。

任职条件

1. 电子工程或计算机科学相关专业本科及以上
2. 熟练使用Verilog HDL或System Verilog；
3. 熟悉常用的EDA工具，如：Synopsys VCS, Verdi, Cadence IUS, Mentor QuestaSim等；
4. 有过ASIC设计经验背景者优先；
5. 有物理实现背景者优先；
6. 有低功耗或DFT背景者优先；
7. 熟悉数字低功耗Front-end flow，有多电源域设计经验，熟练掌握power gating、isolation、level shifter、retention等Front-end flow技巧；
8. 掌握Shell/Perl/Python/TCL等脚本语言。