工作內容
"- 為公司基於RISC-V CPU內核的機器學習SoC芯片設計RTL
- 優化芯片的時鐘及功耗
- 為模擬仿真過程中的芯片功能性調試提供支持
- 為RTL設計編寫計時和功耗限製"





崗位要求
"- 電子、計算機、物理、數學等相關理工科專業，碩士或博士學歷
- 通常3-5年工作經驗，其他工作年限亦可考慮
- 具備使用System Verilog進行RTL設計的豐富經驗
- 良好的Python/Perl/Tcl腳本編寫能力
- 具備芯片功耗優化相關知識
- 對RISC-V指令集、CPU體系架構、存儲器分級體系有所了解將優先考慮
- 英文聽說讀寫能力熟練
- 優秀的學習能力、責任心和團隊協作能力
- 有跨地域、跨語言協作經驗的優先考慮"