职位描述：
1、VerilogHDL/SystemVerilogRTL程序设计以及仿真、验证和板级调试；
2、编写时序约束文件，对设计进行静态时序分析（STA）；
3、进行FPGA硬件原理图设计，以及基于FPGA软核或ARM核的C/C++程序开发。

岗位要求：
1、应届毕业生要求硕士及以上学历，通信、电子、控制、集成电路、计算机、光学工程或相关专业；社招要求有2年以上相关经验，学历本科及以上；
2、熟练掌握VerilogHDL或SystemVerilog语言，有良好的代码风格；
3、熟悉Modelsim等仿真工具，具备基本的testbench开发能力；
4、能够熟练使用Vivado和（或）QuartusII开发工具集合，有一定的实际项目经验；
5、熟悉AXI总线协议，以及串口，SPI，I2C等接口；
6、熟悉MicroBlaze、NiosII、ARM处理器程序设计，有一定的软硬件协同设计能力；
7、具有强烈的自信心、责任心和团队协作能力，善于钻研，有较强的分析解决问题的能力；
8、具有FPGA信号处理、图像处理经验、视频接口调试、ZYNQ平台开发经验者优先。